2023-02-24 12:22:46

fpga开发手册

Kintex 7 FPGA 系列

安心设计

AMD 郑重承诺支持长产品生命周期。我们很高兴正式宣布，对所有 7 系列 FPGA 和自适应 SoC 的支持将至少延长至 2035 年。这其中包括我们的成本优化型 Spartan™-7 和 Artix-7™ FPGA、我们的整个 Zynq™-7000 SoC 产品组合，以及 Kintex™-7 与 Virtex™-7 FPGA。所有速率和温度等级均包含在内。

入行10年后，我总结了这份FPGA学习路线 - 知乎

最近我收到很多同学的提问，让我介绍一下FPGA怎么学习、怎么进阶，有什么推荐的材料或者学习资源。

在给我留言和私信的朋友里，有在校的大学生，需要学FPGA做数电实验、参加竞赛、进实验室，或者只求水过这门课就可以。还有很多研究生或者博士生，想要用FPGA来进行算法加速，或者从事和FPGA相关的研究，但是有点不知道如何下手。此外还有很多想转专业的朋友，他们想把FPGA或者数字芯片设计作为未来的职业发展方向。所以我们可以看到，其实每个人的背景、学习的目的和方法、以及学习的时间和资源都不尽相同。

那么，有没有一个共通的学习路线，能够指引我们尽快入门FPGA学习呢？通过这几周的梳理，我发现不管我们的背景或者动机怎样，这个学习路线还是比较清晰的，而且很多内容的学习也是有很多的共通之处的。

在这篇文章里，我会主要介绍入门FPGA的学习路线

。如果你刚刚开始学习FPGA，或者想要学习FPGA，那么这篇文章肯定会对你有所帮助。如果你已经学习一段时间了，那么这里介绍的学习路线应该会让你少走一些弯路。如果你是一个FPGA高手，也欢迎在评论里分享你的学习经验，说不定就能帮助很多希望学习这个内容的朋友们。

FPGA入门阶段的学习，知识点其实是最多也最杂的，很多人就是看到这部分要学这么多有的没的，就直接弃坑了。但是这个阶段其实非常重要，因为它会为你今后进阶打下坚实的基础。那么我们就来看看这个阶段到底有哪些内容。

总体来说，我把这个学习路线大致分成了四个部分，分别是：编程语言、基础知识、开发工具和动手实验

。对于每个部分，我都会介绍和总结一些入门的时候应该掌握的知识点和套路，我也会介绍和推荐一些书籍和学习资料，希望能对你的学习有所帮助。

FPGA入门学习第一部分：硬件编程语言

FPGA的编程语言，是我们必须掌握的内容。和软件开发使用的C、C++、Java等“高级”语言不同，FPGA开发使用的语言叫硬件描述语言HDL，或者寄存器传输级语言RTL，下文中我们统称RTL。

对于初学者，这里我们先不讨论高层次综合的内容，也就是用C语言或者python编程FPGA。关于高层次综合的内容，可以看我之前的文章

《高层次综合：解锁FPGA广泛应用的最后一块拼图》

。但是至少从目前各个公司的FPGA岗位的需求来看，RTL的代码能力还是必须的。

主流的硬件描述语言有VHDL和Verilog，还有一个叫SystemVerilog。VHDL和Verilog各有优缺点，比如VHDL的语法更加严谨，Verilog更加灵活，比较像C语言。对比VHDL和Verilog谁好谁坏不是这篇文章的重点，入门的话建议先熟练掌握一个就可以。

从我个人的角度来看，推荐先学习Verilog，特别是如果你有一定的C语言基础，那么应该会比较好上手

。等你积累一定开发经验之后，可以考虑再看一下VHDL。因为有可能在实际项目里，一些模块是Verilog写的，另外一些是VHDL写的。所以即使写的不溜，也最好能大概看懂用VHDL写的设计。

不管你学习什么语言，

主要的学习内容都有三大部分，第一是语法，第二是如何用这个语言做电路设计，第三是如何用这个语言做验证

。

关于Verilog语法的书有无数本，但其实内容都大同小异，所以不用太纠结看哪本书，找一本评价好的就好。比较有名的有《Verilog数字系统设计教程》，或者《Verilog HDL高级数字设计》。但是不管你选哪本书，建议你花时间认真看一遍Verilog语法，不需要死记硬背，但应该对每条语法的基本用法和功能做到心中有数。

Verilog的语法，可以分为可综合（Synthesizable）和不可综合（Non-synthesizable）两部分

。可综合就是指这部分语句可以生成对应的硬件电路。如果你的时间有限，一开始我们可以先看可以综合的Verilog语法，这个其实不多，常用的大概只有十来条语句。掌握之后我们再看用来主要用来写仿真和验证的那些不可综合的Verilog语句。

配合Verilog的学习，

我强烈推荐一个刷题的网站，叫HDLBits

。这里面有很多由浅入深的基础性的练习，非常适合初学者学习，强烈建议大家把这里面的题目做一遍。从做题的角度来看，其实学习Verilog和学习Python、C++或者Java等高级语言没什么区别，都需要代码量的积累，以提升熟练度。所以如果你学习的时间特别有限，可以先做这里的题目，遇到知识点之后，再去反查你的Verilog书，这样通过实践来学习。

使用RTL进行逻辑设计，主要有组合电路和时序电路两部分。组合电路里包括各种门电路、多路选择器、算术运算电路比如加法乘法、有符号数无符号数等等。时序电路里包括寄存器、时钟和复位的同步异步、计数器、移位等等，特别是状态机，都应该熟练掌握。这些在HDLbits那个网站里都有很多对应的题目。

RTL的验证，初学者主要掌握怎么搭建测试平台以及编写简单的测试用例就可以。验证这个东西可以很复杂，比如业界广泛使用的UVM、或者之前介绍过的

形式化方法

等等。我在验证这个领域花了将近三年的时间学习，仍然有很多欠缺的地方。所以对于初学者来说，这些内容在我们入门的时候不需要掌握。在下一篇文章里，我们再详细说说这些进阶的验证方法学。

初学者学习RTL最大的难点，也是最普遍的问题，就是喜欢用软件编程的思维来考虑硬件

。其实，软件编程大都是顺序执行的，但是硬件编程大都是并行执行的，这是一个很大的思维方式的转变。这就需要我们在学习的Verilog的时候一定要多想想对应的电路，比如在Verilog里写一个for循环，它综合出来是什么样的电路结构；或者if else与case语句，生成的电路有什么区别等等，都是值得我们思考和总结的知识点。

学习一段时间之后，如果能做到对于一个给定的逻辑功能，我们能想象出来它的电路结构，然后能够用Verilog实现，并且能写一些简单的仿真环境和测试用例，那么就说明RTL语言这部分学的很通透了。

对于Verilog掌握比较熟练的朋友，我比较推荐大家转向SystemVerilog

。事实上，很多业界的大公司其实都在使用的SystemVerilog作为主要的开发语言。

SystemVerilog可以看成是Verilog的超集，它向下兼容Verilog，但是加入了很多Verilog不支持、但非常有用的特性，比如自定义类型、结构体联合体，还有接口等等。此外还有一些用于仿真验证的特性，比如业界常用的用来做验证的随机约束和UVM，都是基于SystemVerilog实现的。同时，它也简化了很多Verilog里的一些语法表达，比如你不用纠结一个信号究竟是wire还是reg，在SystemVerilog里可以直接用logic表示，诸如此类的还有很多，我就不一一列举了。

我目前不太推荐初学者0基础自学SystemVerilog，主要原因是我没找到很好的中文入门资料。但是如果你学校或者培训班在教SystemVerilog，那样最好，可以一步到位。我一直在看的一本书叫《SystemVerilog硬件设计及建模》，我是10年前买的，它是非常好的一本工具书。但是请注意，它不是SystemVerilog的教材，所以如果你刚入门，看这本书肯定会懵逼。等你学完Verilog，再看这本书，就很容易转到SystemVerilog了。

还有另外一本书，叫《SystemVerilog验证 – 测试平台编写指南》，这个绿皮书也非常有名，它主要介绍的是电路验证的相关内容，比如面向对象、功能覆盖率、随机化、断言等等，想做验证的同学必看，购买链接我放在文末，但是刚开始入门的同学可以先不用看。

学习编程语言的时候，还有一个很重要的内容就是仿真工具。这里比较常用的是Mentor的Modelsim，还有Synopsis的VCS，又是一个二选一，其实哪个都可以。我用的比较多的是Modelsim。业界使用的其实是Modelsim的高级版Questasim，这个和初学者也关系不大。

此外呢，一般FPGA开发工具会自带一个轻量级的仿真工具，网上也有一些开源的验证工具，比如iverilog，还有一些网页工具，比如EDAplayground。这些大家可以根据自己的实际情况，如果没有Modelsim或者VCS的license，可以考虑使用这些开源工具看看。

FPGA入门学习第二部分：基础知识

说完了编程语言，我们再来看看入门FPGA的第二部分内容：基础知识。这里主要有专业基础课和FPGA相关的专业知识两部分。

专业基础课不多说了，都是大学电子类专业的必修课：电路、数电、计算机体系结构、接口、数字信号处理等等。对于那些想转专业搞数字芯片或者FPGA的朋友，优先看数电，其他的内容应该根据你想从事的专业领域有目的的看。

和FPGA相关的专业知识，包括FPGA芯片的基础结构，以及它的一些基本单元的结构，比如查找表、逻辑单元、逻辑块、DSP、存储器等等。这部分内容，推荐看FPGA官方的文档，当然很多教FPGA的书里也都会有这方面的内容，接下来我们会说。

FPGA结构示意图

还有很重要的一部分，就是了解FPGA的开发流程，

主要包含了设计、仿真、综合、映射、布局布线，时序收敛，映像下载和硬件调试等步骤

。这里面还有很多小的环节，比如时序和面积的约束、各个阶段的仿真等等。我们至少应该知道，为什么需要这些步骤，每个步骤都完成了什么功能。

FPGA入门学习第三部分：开发工具

FPGA开发工具的使用也是入门FPGA必须要掌握的内容。目前，最主流的FPGA开发软件有两个，就是赛灵思/AMD的Vivado，还有英特尔的Quartus。这里又来一个二选一，大家要根据自身情况去选择，比如你们学校教的是谁家的FPGA，或者你用谁家的开发板，或者你手头有谁家的license之类的。在入门阶段，我建议专注于一个平台，没必要两个都学。一个搞通了另外一个其实换汤不换药。

学习FPGA开发工具的目的主要有3点。

第一，熟悉前面说的FPGA开发流程

。比如：怎么创建工程，怎么添加文件，怎么跑一系列编译的流程，怎么加入时序约束，怎么分配管脚，然后怎么把生成的FPGA映像加载到开发板上运行。

第二，就是熟悉一些常用的IP的用法

。在FPGA项目中，我们会用到很多不同的IP核，比如PLL、FIFO、存储器等等，这能帮助我们提升设计的效率和性能，避免重复造轮子。所以我们应该学会怎么配置和调用这些常用的IP。此外还有复杂一些的包括软核处理器NIOS，还有一些通信用的IP比如以太网控制器、PCIe、DDR控制器等等。一开始学习的时候一般不需要看，进阶的时候再看也来得及。

第三，就是学习一些常见的硬件调试和时序分析的方法，比如怎么看最大频率，当时序不收敛的时候怎么进行分析和修改设计，怎么用signaltap做一些简单的硬件测试等等。

使用SignalTap进行硬件测试

这部分的学习，建议大家对照教材或者参考书进行，此外，我强烈建议大家配合着开发板进行学习，这就是下面要说的FPGA入门路线的第四点：动手实验。

FPGA入门学习第四部分：动手实验

学习硬件不摸板子，就像纸上谈兵。所以最好结合开发板和参考书的实验例程，从头到尾走几遍前面说的流程。现在市面上这类书也有很多，其实内容也比较类似，比较经典的实验有流水灯、按键、数码管、红绿灯、一些常见总线的通信、一些数据和信号处理的实验等等。

我当年看的是特权同学的书，相信很多同学也看过。我当时没买他的开发板，我用的是学校的板子。现在这些开发板在某宝上有很多，如果你要买的话，我认为不用买太贵的，基本功能有就可以了。绝大部分板子我都没用过，我就不做具体推荐了。如果你看好了哪个板子但是不确定合不合适，可以在下面留言或者私信我。

FPGA入门学习：知识点小结

这篇文章给大家梳理了一下入门FPGA的学习路线和知识点，主要有四点，就是编程语言、开发工具，基础知识和实际的硬件实验操作。如果你掌握了这些，其实就已经为更高阶段的学习打下一个比较坚实的基础了。

当然这些内容说起来容易，实际还是需要大家花时间下功夫去学习和钻研。事实上不管是学习FPGA，还是学习其他任何东西，从来都是一份耕耘一分收获。除了学习这些专业的内容以外，我们更是在努力变的自律，也在培养和锻炼自己不断学习的能力、面对挑战的勇气，以及在挫折和困难中不断前行的韧劲。我相信付出肯定会有收获，明天的你也肯定会感激自己今天的努力。我祝愿大家能够享受这个学习的过程，我也希望能和大家一起，不断通过努力变成更好的自己。

（注：本文仅代表作者个人观点，与任职单位无关。）

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7系列FPGA数据手册:概述------中文翻译版_KSY至上主义者的博客-CSDN博客_fpga手册怎么看

7系列FPGA数据手册:概述------中文翻译版

总体介绍

Xilinx®7系列FPGA包括四个系列（Spartan®,Artix®-7,Kintex®-7,Virtex®-7），能够满足系统全部范围的要求，价格低廉，尺寸小，对成本敏感，超高端的连接带宽，逻辑容量及信号处理能力的大量应用，满足了系统对高性能的要求。7系列的FPGA包括：

Spartan®-7系列：价格低廉，供电电源低，I/O性能高。可提供低成本，非常小的外形尺寸封装，以实现最小的PCB占地面积。

Artix®-7系列：针对需要串行收发器以及高DSP和逻辑吞吐量的低功耗应用进行了优化。为高吞吐量、成本敏感型应用提供最低的总物料成本。

Kintex®-7系列：针对最佳性价比进行了优化，与上一代产品相比提高了两倍，支持新一代的FPGA。

Virtex®-7系列：针对最高系统性能和容量进行了优化，系统性能提高了两倍。通过硅堆叠技术（SSI）实现的最高性能器件。

7系列FPGA采用最先进的高性能、低功耗（HPL）、28nm、高k金属栅（HKMG）工艺技术，I/O带宽为2.9TB/s，逻辑单元容量为200万个，DSP定点运算性能为5.3TMAC/s，[其中Virtex-7系列的DSP处理能力为5,335 GMAC/s（GMAC/s：每秒10亿次乘加运算）]，实现了无与伦比的性能提升，同时功耗比前一代器件低50%，为ASSP（Application Specific Standard Parts 专用标准产品）和ASIC提供了完全可编程的替代方案。

7系列FPGA功能摘要

先进的高性能FPGA逻辑，基于可配置为分布式内存的实6输入查找表（LUT）技术；

36KB双端口块RAM 内置FIFO逻辑，用于片上数据缓冲；

高性能SelectIOTM技术，支持高达1866Mb/s的DDR3接口；

内置多千兆收发器实现高速串行连接，最高可达600Mb/s。

针对6.6Gb/s至28.05Gb/s的速率，提供特殊的低功耗模式，并对芯片间的接口做了优化。

用户可配置模拟接口（XADC），集成12位1Msps带片上热传感器和电源传感器的模数转换器；

带有25×18乘法器、48位累加器和前值加法器的DSP片可实现高性能滤波，包括优化的对称系数滤波；

强大的时钟管理模块（CMT），结合锁相环（PLL）和混合模式时钟管理器（MMCM），可实现高精度和低抖动；

利用MicroBlazeTM处理器快速部署嵌入式处理器；

适用于PCI Express®（PCIe）的集成块，最多可支持×8 Gen3端点和根端口设计；

多种配置选项，包括支持商用存储器、带HMAV/SHA-256（加密算法）身份验证的256位AES（Advanced Encryption Standard高级加密标准）加密，内置SEU检测和纠正。

低成本、线耦合、裸芯倒片封装和高信号完整性倒片封装，可在同一封装系列的产品之间轻松移植。所有封装均提供无铅封装和精选含铅封装选项；

专为高性能和低功耗而设计，具有28nm、HKMG、HPL工艺、1.0V核心电压工艺技术和0.9V电压选项，可实现更低功耗。

表1：7系列FPGA比较

注释：

以分布式RAM形式提供额外内存。

峰值DSP性能是基于对称滤波器实现的。

MicroBlaze CPU的峰值性能是基于微控制器预置来实现的。

Spartan-7系列FPGA功能摘要

表2：按型号划分的Spartan-7 FPGA功能摘要

注释：

1.每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。

2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。

3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB Blocks。

4.每一个CMT包含一个MMCM和一个PLL。

5.不包括配置库0。

表3 Spartan-7 FPGA封装组合及最大I/O数

注释：

1.HR=高范围I/O，支持1.2V到3.3V的I/O电压。

Artix-7系列FPGA功能摘要

表四：按型号划分的Artix-7 FPGA功能摘要

注释：

每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。

每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。

Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB Blocks。

每一个CMT包含一个MMCM和一个PLL。

Artix-7系列FPGA接口块用作PCIe时，最多支持x4 Gen 2。

不包括配置库0。

此数字不包括GTP收发器。

表五：Artix-7 FPGA封装组合及最大I/O数

1.所有列出的封装均为无铅封装（SBG、FBG、FFG、除了15）。一些封装在有铅选项中可用。

2.FGG484和FBG484引脚兼容。

3.FGG676和FBG676引脚兼容。

4.CP、CS、FT、FG封装的GTP收发器支持最高6.25Gb/s的数据速率。

5.HR=高范围I/O，支持1.2V到3.3V的I/O电压。

Kintex-7系列FPGA功能摘要

表六：按型号划分的Kintex-7 FPGA功能摘要

1.每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。

2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。

3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB Blocks。

4.每一个CMT包含一个MMCM和一个PLL。

5.Kintex-7系列FPGA接口块用作PCIe时，最多支持x8 Gen 2。

6.不包括配置库0。

7.此数字不包括GTX收发器。

表七：Kintex-7 FPGA封装组合及最大I/O数

注释：

1.所有列出的封装均为无铅封装（FBG、FFG、除了15）。一些封装在有铅选项中可用。

2.FBG676和FFG676引脚兼容。

3.FFG900和FBG900引脚兼容。

4.FB封装下的GTX收发器支持以下最大数据速率：FBG484:10.3Gb/s；FBG676和FBG900:6.6Gb/s。详细信息可以参考Kintex-7 FPGA数据手册：直流和交流开关特性（DS182）

5. HR=高范围I/O，支持1.2V到3.3V的I/O电压。

6.HP=高性能I/O，支持1.2V到1.8V的I/O电压。

Virtex-7系列FPGA功能摘要

表8：Virtex-7 FPGA功能摘要

注释：

1.每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。

2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。

3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB Blocks。

4.每一个CMT包含一个MMCM和一个PLL。

5.Virtex-7系列FPGA接口块用作PCIe时，最多支持x8 Gen 2。Virtex-7 XT和Virtex-7 HT接口块支持x8 Gen 3，XC7VX485T除外，它支持x8 Gen 2。

6.不包括配置库0。

7.此数字不包括GTX、GTH、GTZ收发器。

8.超逻辑域（SLR）是使用SSI技术FPGA的组成部分。Virtex-7 HT利用SSI技术将SLR和28.05Gb/s的收发器连接起来。

表9：Virtex-7 FPGA封装组合及最大I/O数

注释：

1.所有列出的封装均为无铅封装（FFG、FLG、FHG除了15）。一些封装在有铅选项中可用。

2.FFG1761和FHG1761引脚兼容。

3. HR=高范围I/O，支持1.2V到3.3V的I/O电压。

4.HP=高性能I/O，支持1.2V到1.8V的I/O电压。

表10：Virtex-7 FPGA封装组合及最大I/O数

注释：

1.所有列出的封装均为无铅封装（FFG、FLG除了15）。一些封装在有铅选项中可用。

2.FFG1926和FLG1926引脚兼容。

3.FFG1928和FLG1928引脚兼容。

4.FFG1930和FLG1930引脚兼容。

5.HP=高性能I/O，支持1.2V到1.8V的I/O电压。

表11: Virtex-7 FPGA封装组合及最大I/O数

1.所有列出的封装均为无铅封装,除了15。一些封装在有铅选项中可用。

2.HP=高性能I/O，支持1.2V到1.8V的I/O电压。

堆叠式硅互联（SSI）技术

Xilinx利用SSI技术解决了与创建高容量FPGA相关的许多挑战。SSI技术使得多个超逻辑域（SLR）能够组合在无源插入器层上，使用业界领先的成熟制造和组装技术，来创建具有超过一万个SLR内连接的单个FPGA，来提供超低延迟和低功耗的超高带宽连接。Virtex-7 FPGA中使用了两种类型的SLR：Virtex-7 T中使用的是逻辑密集型SLR；Virtex-7 XT和Virtex-7 HT中使用的是DSP/Block RAM/多收发器型SLR。与传统制造方法相比，SSI技术能够生产更高性能的FPGA，使有史以来最大容量和最高性能的FPGA能够更快地投产，风险也更小。数千条超长线路（SLL）布线资源和跨越SLR的超高性能时钟线路确保设计能够无缝跨越这些高密度的可编程逻辑器件。

CLBs, Slices, and LUTs

CLB架构的一些主要功能包括：

实6输入查找表

LUT中的内存功能

寄存器和移位寄存器功能

7系列FPGA中的LUT既可以配置为一个输出的6输入LUT（64位ROM），也可以配置为两个独立输出但地址或逻辑输入相同的5输入LUT（32位ROM）。每片8个触发器中的4个（每个LUT一个）可以选择性的配置成为锁存器。

25%-50%的slice还可以将它们的LUT用作分布式64位RAM或者32位的移位寄存器（SRL32）,或者两个16位的SRL16。现代综合工具利用了这些高效的逻辑、算术和存储器功能。

时钟管理

时钟管理体系结构的一些主要亮点包括：

用于低时滞分布的高速缓冲器和布线。

频率合成及移相。

产生低抖动时钟和抖动滤波。

每个7系列FPGA都有多达24个时钟管理片（CMT），每个片由一个混合模式时钟管理器（MMCM）和一个锁相环（PLL）组成。

混合模式时钟管理器与锁相环

MMCM和PLL有许多特性。两者都可用作宽频率范围的频率合成器和输入时钟的抖动滤波器。在这两个组件的中心是一个压控振荡器（VCO），根据从相位频率检测器（PFD）接收到的输入电压来加快或减慢振荡频率。

有三组可编程分频器：D、M和O。预分频器D（通过配置，然后通过DRP来编程）降低输入频率，反馈给传统锁相环相位/频率比较器的一个输入。反馈分频器M（可通过配置，然后通过DRP编程）充当乘法器，因为它在反馈给相位比较器的另一个输入之前对压控振荡器输出频率进行分频。必须合适地选择D和M，来将压控振荡器保持在指定的频率范围内。

压控振荡器有8个等距输出相位（0°、 45°、 90°、135°、180°、225°、270°和315°）。每一个都可以选择驱动其中一个输出分频器（六个用于锁相环，O0至O5，七个用于MMCM，O0至O6），每个都可以通过配置来编程，来除以1至128之间的任何整数。

MMCM和PLL有三种输入抖动滤波器选项：低带宽、高带宽或者优化模式。低带宽模式的抖动衰减最好，但相位偏移最小。高带宽模式具有最佳相位偏移，但不具有最佳抖动衰减。优化模式允许工具找到最佳的设置。

MMCM附加的可编程功能

MMCM可以在反馈回路（充当乘法器）或者一个输出路径中有一个小数计数器。小数计数器允许1/8的非整数增量，因此可以将频率合成能力提高8倍。

MMCM还可以根据压控振荡器频率，以小增量提供固定或者动态相移。在1600MHz条件下，相移时序增量为11.2ps。

时钟分配

每个7系列FPGA都提供六种不同类型的时钟线路（BUFG、BUFR、BUFIO、BUFH、BUFMR和高性能时钟），以满足高扇出、短传播延迟和极低偏差的不同时钟的要求。

全局时钟线

在每个7系列FPGA（XC7S6和XC7S15除外）中，32条全局时钟线具有最高的扇出，可以达到每个触发器的时钟、时钟使能、置位/复位端口及许多逻辑电路的输入端口。在由水平时钟缓冲器（BUFH）驱动的任何时钟区域内有12条全局时钟线。每个BUFH可以独立地使能/禁用，从而允许在一个区域内关闭时钟，从而提供对那些时钟区域消耗功率的细粒度控制。全局时钟线可以由全局缓冲器驱动，全局缓冲器还可以执行无故障多路复用和时钟使能功能。全局时钟通常由CMT驱动，这可以完全消除基本时钟的分布延迟。

区域时钟

区域时钟可以驱动其区域内的所有时钟目的地。区域定义为：I/O数量为50，CLB数量为50，芯片宽度为一半的区域。7系列FPGA有2到24个区域。每个区域都有4个时钟，每个区域时钟缓冲器可以由四个支持时钟的输入引脚中的任何一个来驱动，其频率可以选择1到8之间的任意整数。

I/O时钟

I/O时钟通常特别快，仅服务于I/O逻辑和串行/解串器电路，这部分将在I/O逻辑章节讲述。7系列器件MMCM和I/O之间有之间连接的通路，来实现低抖动、高性能接口。

Block RAM

Block RAM的一些主要功能包括：

双端口36KB数据块RAM，端口宽度最高可达72.

可编程的FIFO逻辑

内置可选纠错电路

每个7系列FPGA都有5到1880个双端口数据块RAM，每个存储36KB。每个块RAM都有两个完全独立的端口，除了共享数据，其他什么都不共享。

同步操作

每次存储器访问（读或写）都由时钟控制。所有输入、数据、地址、时钟使能和写入使能都被锁存。时钟到来之前，所有的动作都是无效的。输入地址始终计时，保留数据直到下一次操作。可选的输出数据流水线寄存器允许更高的时钟速率，但代价是额外的延迟周期。

在写入操作期间，数据输出可以反映先前存储的数据。新写入的数据、或者可以保持不变

可编程数据宽度

每个端口可以配置为32K×1、16K×2、8K×4、4K×9(或8)、2K×18(或16)、1K×36(或32)或512×72(或64)。两个端口可以没有任何限制地具有不同的长宽比。每个块RAM可以分为两个完全独立的18KbRAM，每个块RAM可以配置为16K×1到512×36之间的任意长宽比。

只有在简单双端口模式（SDP）下才能访问大于18位（18kb RAM）或36位（36kb RAM）的数据宽度。在该模式下，一个端口用于读操作，另一个端口用于写操作。在SDP模式下，一侧（读取或写入）可以可变，而另一侧固定为32/36或64/72。

双端口36kbRAM的两侧宽度可以可变。

两个相邻的36kb 块RAM可以配置为一个级联的64K×1双端口RAM，不需要任何额外的逻辑。

错误检测和纠正

每个64位宽的块RAM可以生成、存储和利用8比特额外的汉明码，并在读取过程中执行单比特纠错和双比特纠错。在写入或读取外部64位至72位宽的存储器时，也可以使用ECC逻辑。

FIFO控制器

用于单时钟（同步）或双时钟（异步或多速率）操作的内置FIFO控制器递增内部地址，并提供四个握手标志：full, empty, almost full and almost empty。Almost full和almost empty标志可自由编程。与块RAM类似，FIFO的宽度和深度是可编程的，但写入端口和读取端口始终具有相同的宽度。

First word fall through 模式在第一个读取操作之前将第一个写入的数据输出，在第一个数据被读出之后，标准模式与First word fall through模式没有什么区别。

Digital Signal Processing—DSP slice

DSP功能的一些亮点包括：

25×18二进制补码乘法器/累加器，高分辨率（48位）信号处理器。

优化对称滤波器应用的节电前置加法器。

高级功能：可选的流水线、可选的ALU和用于级联的专用总线。

DSP应用中使用的许多二进制乘法器和累加器，最好在专用的DSP片中实现。所有7系列的FPGA都有许多专用、全定制、低功耗的DSP芯片，在保持系统设计灵活性的同时，兼顾高速和小型化。

每个DSP芯片基本上由一个专用的25×18位二进制补码乘法器和一个48位累加器组成，两者的工作频率都高达741MHz。乘法器可以动态旁路，两个48位输入可馈送单指令多数据（SIMD）算术单元（双24位加/减/累加或4个12位加/减/累加），或可生成两个操作数的十个不同逻辑函数中的任何一个逻辑单元。

DSP包括一个额外的前置加法器，通常用于对称滤波器。这种前置加法器提高了密集型封装设计的性能，将DSP片的数量减少了高达50%。DSP还包括一个48位宽的模式检测器，可用于收敛或对称舍入。当与逻辑单元结合使用时，模式检测器还可以实现96位宽的逻辑功能。

DSP slice提供广泛的流水线和扩展功能，可提高数字信号处理以外的许多应用的速度和效率，例如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射I/O寄存器堆。累加器还可以用作同步加减计数器。

输入/输出

输入输出功能的一些亮点包括：

高性能SelectIO技术，支持1866Mb/s DDR3。

封装内的高频去耦电容器可增强信号的完整性。

数字控制阻抗，可为最低功耗、高速I/O操作提供三种状态。

I/O引脚的数量因型号和封装大小而异。每个I/O都是可配置的，并且符合许多的I/O标准。除了电源引脚和专用配置引脚外，所有其他封装的引脚都具有相同的I/O性能，仅受某些分组规则的限制。7系列FPGA中的I/O分为高范围（HR）和高性能（HP）。HR I/O提供最大范围的电压支持，从1.2V到3.3V。HP I/O针对1.2V到1.8V的最高性能操作做了优化。

7系列FPGA中的HR和HP I/O引脚按组进行分组，每50个引脚一组。每一组都有一个共同的V_CCO输出电源，该电源还为某些输入缓冲器供电。一些单端输入缓冲器需要内部产生或外部施加的参考电压V_REF。每一组有两个V_REF引脚，而且一组中只能有一个V_REF电压值。

Xilinx 7系列FPGA采用多种封装类型来满足客户需求，包括可实现最低成本的小型引线键合封装；传统高性能倒装芯片封装；以及平衡最小外形尺寸和高性能的裸片倒装芯片封装。在倒装芯片封装中，硅器件使用高性能倒装芯片工艺连接到封装基板上。受控ESR离散去耦合电容器安装在封装基板上，在输出同时切换的条件下，优化信号的完整性。

I/O电气特性

单端输出采用传统的CMOS推挽输出结构，将高电平驱动到V_CCO，将低电平驱动到地，并且可以置于高阻态。系统设计者可以指定转换速率和输出强度。输入始终处于活跃状态，但在输出处于活跃状态时通常会被忽略。每个引脚都有可选的一个弱上拉电阻和一个弱下拉电阻。

大多数信号引脚对可以配置为差分输入对或输出对。差分输入引脚对可以选择使用100 的端电阻。所有7系列器件均支持LVDS以外的差分标准：RSD、BLVD、差分SSTL和差分HSTL。

每一个I/O都支持内存I/O标准，例如单端和差分HSTL以及单端和差分SSTL。对于DDR3接口应用，SSTL I/O标准最高可支持1866Mb/s的数据速率。

三态数控阻抗和低功耗I/O特性

三态数字控制阻抗（T_DCI）可以控制输出驱动阻抗（串联终端），或者可以为V_CCO提供输入信号的并行终端，或者为V_CCO/2提供Split（戴维南）终端。这样，用户就可以使用T_DCI消除信号的片外端接。除了节省电路板空间外，端子在输出模式或三态时自动关闭，与片外端子相比可节省相当大的功耗。I/O还具有IBUF和IDELAY的低功耗模式，特别是在用于实现存储器接口时，可进一步节省能量。

I/O逻辑

输入输出延迟

所有输入输出均可配置成组合逻辑或者寄存器。所有输入输出均支持双倍数据数率（DDR）。所有的输入和某些输出可以分别延迟最多32个增量，分别为78ps、52ps或39ps。这样的延迟被实现为IDELAY和ODELAY。延迟步进值可以通过配置设置，也可以在使用时递增或递减。

ISERDES和OSERDES

许多应用将高速位串行I/O与器件内部较慢的并行操作结合在一起。这需要I/O结构内的串行器和解串行器。每个I/O引脚都有一个8位IOSERDES（ISERDED和OSERDES），能够执行可编程宽度为2、3、4、5、6、7、或8位的串并或并串转换。通过从两个相邻引脚（默认来自差分I/O）级联两个IOSERDE，还可以支持10位和14位的更宽宽度转换。ISERDES具有特殊的过采样模式，能够对基于1.25Gb/sLVDS I/O的SGMII接口等应用进行异步数据恢复。

低功耗G比特收发器

低功耗G比特收发器的一些亮点包括：

根据系列的不同，高性能收发器最高可支持6.6Gb/s（GTP）、12.5Gb/s（GTX）、13.1Gb/s（GTH）、28.05Gb/s（GTZ）的线速，实现了首个适用于400G的单一器件。

针对芯片到芯片接口优化的低功耗模式。

适用于长距离或背板应用的高级传输预加重和后加重，接收机线性均衡（CTLE）和判决反馈均衡（DFE）。在接收机均衡和片上眼睛扫描时自动适应，轻松进行串行链路调谐。

超高速串行数据传输到光模块、在同一PCB板上的IC之间、通过背板或者通过更长的距离传输变得越来越流行，并且对于使客户线卡能够扩展到100Gb/s和更高的400Gb/s变得越来越重要。它需要专门的专用片上电路和差分I/O，能够在如此高的数据速率下处理信号完整性问题。

7系列FPGA中的收发器数量从Artix-7系列中的多达16个收发器电路、Kintex-7系列中的多达32个收发器电路以及Virtex-7系列中的多达96个收发器电路不等。每个串行收发器都有发送器和接收器组成。各种7系列串行收发器使用环形振荡器和电容电感谐振回路的组合，或者在GTZ情况下使用单个电容电感谐振回路结构，以实现灵活性和性能的完美结合，同时实现了IP核在同一系列的可移植性。不同的7系列型号支持不同的高端数据速率。GTP的运行速度高达6.6 Gb/s，GTX的运行速度高达12.5 Gb/s，GTH的运行速度高达13.1 Gb/s，GTZ的运行速度高达28.05 Gb/s。使用基于FPGA逻辑的过采样可以实现较低的数据速率。串行发生器和接收器有独立的电路，使用先进的PLL架构，将输入的参考频率乘以某些可编程数字，最高可达100，从而成为位串行时钟。每个收发器具有大量用户可定义的特征和参数。所有这些都可以在器件配置过程中定义，也可以在操作过程中进行修改。

发送器

发送器基本上是一个转换比为16、20、 32、 40 、64或80的并串转换器。此外，GTZ发送器支持高达160位的数据宽度。这允许设计者在高性能设计中在数据路劲宽度和时序裕度之间进行权衡。这些发送器输出用单通道差分输出信号驱动PC板。TXOUTCLK是经过适当分割的串行数据时钟，可直接用于锁存来自内部逻辑的并行数据。传入的并行数据通过可选的FIFO馈送，并具有对8B/10B,64B/66B或64B/67B编码方案的额外硬件支持，以提供足够数量的转换。位串行输出信号用差分信号驱动两个封装引脚。该输出信号对具有可编程的信号摆幅以及可编程的前后加重，来补偿PC板的损耗和其他互连特性。对于较短的通道，可以减小摆幅以降低功耗。

接收器

接收器基本上市串并转换器，将传入的位串行信号转换为并行字流，每个字16、 20、 32 、40、 64或80位。此外，GTZ接收器支持高达160位的数据宽度。这允许FPGA设计者在内部数据路径宽度和逻辑时序裕度之间进行权衡。接收器接收传入的差分数据流，将其通过可编程线性和判断反馈均衡器馈送（以补偿PC板和其他互连特性），并使用参考时钟输入来初始换时钟识别。不需要单独的时钟线路。数据模式使用不归零（NRZ）编码，并且可选地使用所选编码方案来保证足够的数据转换。然后使用RXUSRCLK时钟将并行数据传输到FPGA逻辑。对于较短的通道，收发器提供了一种特殊的低功耗模式（LPM），可将功耗降低约30%。

带外信号传输

收发器提供带外信号（OOB）传输，通常用于在高速串行数据传输处于非活跃状态时将低速信号从发送器发送到接收器。这通常在链路处于断电状态或尚未初始化时执行。这使PCIe和SATA/SAS应用程序收益。

用于PCI Express设计的集成接口模块

PCIe集成块的亮点包括：

符合具有端点和根端口功能的PCIe基本规范2.1或3.0（取决于那个系列）。

支持Gen1(2.5 Gb/s)、Gen2(5 Gb/s)和Gen3(8 Gb/s)，具体取决于器件系列。

-高级配置选项、高级错误报告（AER）和端到端CRC（ECRC）高级错误报告和ECRC功能。

多功能和单根I/O虚拟化（SR-IOV）支持通过软件逻辑包装实现。或者嵌入到集成块中，具体取决于器件系列。

所有Artix-7、KINTEX-7和Virtex-7器件至少包括一个用于PCIe技术的集成块，可配置为符合PCI e基本规范修订版2.1或3.0的端点或根端口。

根端口可用于构建兼容根联合体的基础，允许通过PCIe协议进行自定义FPGA到FPGA通信，以及将ASSP端点设备（如以太网控制器或光纤通道HBA）连接到FPGA。

此模块可根据系统设计要求进行配置，可在2.5 Gb/s、5.0 Gb/s和8.0 Gb/s数据速率下运行1、2、4或8通道。对于高性能应用，块的高级缓冲技术提供了最高1024字节的灵活最大有效载荷大小。集成块与集成高速收发器接口连接以实现串行连接，并与块RAM连接以进行数据缓冲。这些元素的结合，实现了PCIe协议的物理层、数据链路层和事务层。

Xilinx提供了一个轻量级、可配置。易于使用的LogicCORETMIP封装器，它将各种构建块（PCIe集成块、收发器、块RAM和时钟资源）绑定到一个端点或根端口解决方案中。系统设计人员可以控制许多可配置参数：通道宽度、最大有效载荷大小、FPGA逻辑接口速度、参考时钟频率以及基址寄存器解码和滤波器。

Xilinx位集成块提供了两个包装器：AXI4-Stream和AXI4（内存映射）。请注意，传统的TRN/Local Link在用于PCIe集成块的7系列设备中不可用。AXI4-Stream专为集成块的现有用户设计，支持从TRN轻松移植到AXI-Stream。AXI4（内存映射）是为Xilinx Platform Studio/EDK设计流和基于MicroBlazeTM处理器的设计而设计的。

有关PCIe设计解决方案的更多信息和文档，请访问

http://www.xilinx.com/products/technology/pci-express.html

配置

有许多高级的配置功能，包括：

高速SPI和BPI（并行或非）配置

内置多重启动和安全更新功能

采用HMAC/SHA-256身份验证的256位AES加密

内置SEU检测和校正功能

部分重构

Xilinx7系列FPGA将其自定义配置存储在SRAM类型的内置锁存器中。配置位多达450Mb，具体取决于器件大小和用户设计实现选项。配置存储是易失的，每当FPGA通电时都必须重新加载。还可以随时通过将PROGRAM_B引脚拉低来重新加载该存储。有几种加载配置的方法和数据格式可用，通过三个模式选择引脚来决定。

SPI接口（×1、×2和×4模式）和BPI接口（并行或非×8和×16）是配置FPGA的两种常用方法。用户可以将SPI或BPI Flash直接连接到FPGA，FPGA的内部配置逻辑从Flash中读取位流并进行自我配置。FPGA可动态自动检测总线宽度，无需任何外部控制或开关。SPI支持总线宽度为×1、×2和×4，BPI支持的总线宽度为×8和×16。较宽的总线提高了配置速度，并减少了FPGA在通电后启动所需的时间。并非所有的器件封装组合都支持某些配置选项，如BPI。有关详细信息，请参阅

UG470

。

在主模式下，FPGA可以从内部生成的时钟驱动配置时钟，或者对于更高速度的配置，FPGA可以使用外部配置时钟源。这允许利用主模式的易用特性进行高速配置。FPGA还支持高达32位宽的从机模式，这对于处理器驱动配置特别有用。

FPGA能够使用SPI或BPI Flash使用不同的映像对自身进行重新配置，不需要外部控制器。在数据传输任何错误的情况下，FPGA可以重新加载其原始设计，从而确保在过程结束时FPGA能够正常运行。这对于在最终产品上市前更新设计特别有用。客户可以将他们的产品与早期版本的设计一起上市，从而更快地将他们的产品推向市场。此功能允许客户在产品已在现场的情况下，使其最终客户获得最新的设计。动态重新配置端口（DRP）使系统设计人员可以轻松访问MMCM、PLL、XDC、收发器和PCIe集成块等的配置和状态寄存器。DRP的行为类似于一组内存映射寄存器，访问和修改特定于块的配置位以及状态和控制寄存器。

加密、回读和部分重配置

在所有7系列FPGA（XC7S6和XC7S15除外）中，包含敏感客户IP的FPGA位流可以通过256位AES加密和HMAC/SHA-256身份验证进行保护，以防止未经授权的复制设计。FPGA在配置过程中使用内部存储上午256位密钥动态执行解密。该密钥可以驻留在电池后备RAM或非易失性eFuse位中。

大多数配置数据都可以回读，而不会影响系统的运行。通常，要么配置全，要么就不配置，但7系列FPGA支持部分重新配置。这是一个极其强大和灵活的功能，允许用户更改FPGA的部分，而其他部分保持不变。用户可以对这些部分进行时间分割，以便在较小的设备中容纳更多的IP，从而节省成本和功耗。在某些设计中适用的情况下，部分重新配置可以极大地提高FPGA的通用性。

XADC（数模转换器）

XADC架构的亮点包括：

双12位1MSPS模数转换器（ADC）。

多达17个且用户可配置的模拟输入。

片上或者外部基准电压选项。

片上温度（最大误差±4(_ ^∘)C）和电源（最大误差±1%）传感器。

通过JTAG连续对ADC测量的结果进行访问。

所有的Xilinx7系列FPGA（除了XC7S6和XC7S15）都集成了一种名为XADC的新型灵活模拟接口。当与7系列FPGA的可编程逻辑功能相结合时，XADC可以满足广泛的数据采集和监控要求。更多信息，请访问：

http://www.xilinx.com/ams

XADC包含两个12位1MSPS ADC，带有独立的跟踪和保持放大器、一个片内模拟多路复用器（最多可支持17个外部模拟输入通道）以及片内热传感器和电源传感器。两个ADC可以配置为同时对两个外部输入模拟通道进行采样。跟踪和保持放大器支持一系列模拟输入信号类型，包括单极性、双极性和差分。在1MSPS采样速率下，模拟输入可以支持至少500KHz的信号带宽。使用具有专用模拟输入的外部模拟多路复用器模式可以支持更高的模拟带宽（

参见UG480

）。

XADC可选择使用片内基准电压源电路（±1%）,因此无需任何外部有源元件即可对温度和供电进行基本的片内监控。要实现ADC的全部12位性能，建议使用外部1.25V基准电压源芯片。

如果XADC未在设计中实例化，则默认情况下它会将所有片上传感器的输出数字化。最新的测量结果（包括最大和最小读数）存储在专用寄存器中，以便随时通过JTAG接口访问。用户定义的报警阈值，可以自动指示超温事件和不可接受的电源变化。用户指定的阈值（如100(_ ^∘)C）可用于启动自动断电。

7 Series FPGA Ordering Information

表12所示为不同器件系列提供的速度和温度等级。有些器件可能不适用于所有速度和温度级别。

图1所示为Spartan-7系列FPGA的命名规则。有关器件标记的更详细说明，请参阅UG475,7系列FPGA封装和引脚布局中的封装标记章节。

图2所示为Artix-7、Kintex-7和Virtex-7系列FPGA的命名规则，适用于所有封装，包括无铅封装。有关器件标记的更详细说明，请参阅

UG475

。

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第一章

FPGA简介

FPGA（Field Programmable Gate Array），即现场可编程门阵列，它是一种半定制的数字集成电路。FPGA凭借其灵活性高、开发周期短、处理性能强（并行）等特点，广泛应用于通信、图像处理、医疗等领域。随着科技的进步，FPGA在人工智能、5G和自动驾驶等领域也有一席之地。本章节我们将会详细介绍什么是FPGA，让大家对FPGA有个初步的认识。

本章包括以下两个部分：

1.1 初识FPGA

1.2 深度剖析FPGA

一.1

初识FPGA

其实我很好奇当大家拿到我们的开发板，看到板子上镶嵌的那一块黑不溜秋的像饼干一样的控制芯片时，大家心里会想些什么。犹记当年我第一次见到这玩意时，忍不住用手在上面不停的抚摸，你还别说，这么贵的玩意摸起来手感真挺不错的，很有质感，可是没几分钟，新鲜劲一过我就开始犯愁了，我买的到底是个什么玩意儿，有啥用啊，我学它干嘛？现在回想起来感觉恍如昨日，感叹一句岁月不饶人啊，所以我在写这篇文章的时候就在想大家第一次拿到FPGA开发板后是啥反应，是不是像当初的我一样，乍见欣喜，然后满脑袋问号，迫切的想了解到底什么是FPGA呢，它有什么用呢，我学了它后又能干什么呢，以后有前途吗？莫急，听我娓娓道来。

一.2

FPGA是什么

首先我们先来聊聊什么是FPGA，其实这个问题不好回答，简单点来说FPGA（Field Programmable Gate Array，即现场可编程门阵列）它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路个数有限的缺点，这就是FPGA。我相信这种回答很少有人能够理解，因为它涉及到的专业名词和知识面是非常广泛的，我要是把这段话就作为对FPGA的简介一定会被大家痛骂，大家可能会觉得什么玩意儿，你这说的还不如我百度呢，糊弄我吧。也确实，我自己当初看到这句话时也是一脸懵，还是不明白自己手上拿的这个“黑块块”到底是个啥，所以接下来我准备好好跟大家唠唠你们手中的“黑块块”到底是个什么东西。

我先给大家上一张图（图片来源于网络），如所示，这张图应该是一个电子类专业的学生作品。

图 1.2.1 面包板搭建数字时钟电路

从图中我们可以看到该电路是一个数字时钟，里面有晶振、蜂鸣器、数码管，以及各种74 系列的小芯片，这些小芯片能够实现的功能也就相当于几个逻辑门，如果你亲自动手去搭建它，肯定会知道搭建该电路是非常麻烦的，一根线一根线去连接，不断对照原理图，生怕搭错一根线，搞不好心态就崩了。大家可以想一想，这仅仅是搭建一个简单的数字时钟就这么多跟线了，密密麻麻的，看起来就很复杂。如果我们想要实现更加复杂的功能，那么我们就要犯难了，因为我们需要使用几十个或者上百个这种专用小芯片来完成，这样就会使得电路板的布局、布线变得困难，还会极大的影响到整个系统的性能，而且搭出来的电路体积庞大，也不美观，实用性极差，所以这种方式毫无疑问是不行的。为了改变这种情况，大家就想到了一个办法，那就是通过专用集成电路（ASIC）来实现，我们可以将要实现的特定需求交给 ASIC 厂商，让他们设计出一个专用集成电路芯片，这样就可以解决这种问题了。比如说，我们把数字时钟功能要求交给 ASIC 厂商，ASIC 厂商就会根据数字时钟功能要求设计出一个专用集成电路芯片，这一个小小的芯片它其实就完成了我们数字时钟电路功能。这种方法虽然很好，但同时也会带来很多其他的问题，比如说，生成周期长，芯片难验证，芯片内部电路不可以更改等等问题。于是人们就开始不断地去探索，看看有没有什么办法既能让我很好的实现功能，又能解决定制电路的不足。

图 1.2.2 Xilinx A7系列FPGA芯片

于是FPGA应运而生（如图 1.2.2），于 1985 年由 Xilinx 创始人之一 Ross Freeman 发明，属于可编程逻辑器件 PLD（Programmable Logic Device）的一种。真正意义上的第一颗FPGA 芯片 XC2064 为 Xilinx 所发明，这个时间差不多比著名的摩尔定律晚 20 年左右，但是 FPGA一经问世，后续的发展速度之快，超出大多数人的想象。为什么FPGA能如此迅速的发展呢，这与它本身独特的优越性密不可分。我们要知道一块专用的ASIC定制集成电路的芯片他在出厂前功能就已经定死了，就拿上面的数字时钟来举例，假如我现在拿到一块全新的数字时钟芯片，那么我只需要看看厂家给我提供的数据手册，看看它是怎么操作的，可能仅仅只需要给它通上电然后简单的配置一下它就能工作了。它的功能是不可更改的，就只能跑个数字时钟，而且它内部电路是啥样的我也不知道，虽然用起来简单，但是缺乏灵活性，但FPGA就不一样了，它在出厂的那一刻是不具备任何功能的，可以说就是一张白纸。你可以在这张白纸上肆意创作，你想要它实现数字时钟的功能没问题，通过特定的编辑语言，例如Verilog、VHDL等硬件描述语言将数字时钟的逻辑编写好，下载到FPGA内部，它就会生成一个数字时钟的电路，去完成数字时钟的功能。当你不想要这个功能了，没问题你可以随时将内部程序擦除，或者用一个新的设计去覆盖原有的设计。理论上我们可以用FPGA去生成一个任意我们想要的功能，正是基于这种强大的可编辑能力，FPGA近年来越来越受到市场的认可，在未来FPGA的适用范围必将越来越广阔。

一.2.1

FPGA有什么用

跟大家聊完了什么是FPGA之后，我想大家应该对自己手中那个“黑方块”有了一定的主观印象，至少明白了它和普通芯片的区别了，那么接下来，另一个问题就出现了，FPGA我能用它做什么，我学会它之后在未来我可以从事哪些领域的工作。这个问题我觉得是大家最想要关注的问题，因为兴趣是最好的老师，如果你发现FPGA所能从事的领域你压根就不感兴趣，那么你去学习它就有可能是在浪费时间，比如你将来想当个会计，你想当个医生那你学习FPGA就没有什么必要了，当然也不排除你在学习过程中突然发现了它的魅力，从而喜欢上它。

FPGA所能应用的领域大概可以分成六大类：

1）通信领域：

FPGA在通信领域的应用可以说是无所不能，得益于FPGA内部结构的特点，它可以很容易地实现分布式的算法结构，这一点对于实现无线通信中的高速数字信号处理十分有利。因为在无线通信系统中，许多功能模块通常都需要大量的滤波运算，而这些滤波函数往往需要大量的乘和累加操作。而通过FPGA来实现分布式的算术结构，就可以有效地实现这些乘和累加操作。尤其是Xilinx公司的FPGA内部集成了大量的适合通信领域的一些资源比如：基带处理(通道卡)、接口和连接功能以及RF(射频卡)三大类：

(1)基带处理资源

基带处理主要包括信道编解码(LDPC、Turbo、卷积码以及RS码的编解码算法)和同步算法的实现(WCDMA系统小区搜索等)。

(2)接口和连接资源

接口和连接功能主要包括无线基站对外的高速通信接口(PCI Express、以太网MAC、高速AD/DA接口)以及内部相应的背板协议(OBSAI、CPRI、EMIF、LinkPort)的实现。

(3)RF应用资源

RF应用主要包括调制/解调、上/下变频(WiMAX、WCDMA、TD-SCDMA以及CDMA2000系统的单通道、多通道DDC/DUC)、削峰(PC-CFR)以及预失真(Predistortion)等关键技术的实现。

总而言之只要你FPGA学的好，在通信领域你绝对可以大展身手。

图 1.2.3 FPGA无线通信

2）数字信号处理领域：

在数字信号处理领域FPGA同样所向披靡，主要是因为它的高速并行处理能力。FPGA最大优势是其并行处理机制，即利用并行架构实现数字信号处理的功能。这一并行机制使得FPGA特别适合于完成FIR等数字滤波这样重复性的数字信号处理任务，对于高速并行的数字信号处理任务来说，FPGA性能远远超过通用DSP处理器的串行执行架构，还有就是它接口的电压和驱动能力都是可编程配置的不像传统的DSP需要受指令集控制，因为指令集的时钟周期的限制，不能处理太高速的信号，对于速率级为Gbps的LVDS之类信号就难以涉及。所以在数字信号处理领域FPGA的应用也是十分广泛的。

图 1.2.4 FPGA数字信号处理

3）视频图像处理领域：

随着时代的变换，人们对图像的稳定性、清晰度、亮度和颜色的追求越来越高，像以前的标清（SD）慢慢演变成高清（HD），到现在人们更是追求蓝光品质的图像。这使得处理芯片需要实时处理的数据量越来越大，并且图像的压缩算法也是越来越复杂，使得单纯的使用ASSP或者DSP已经满足不了如此大的数据处理量了。这时FPGA的优势就凸显出来了，它可以更加高效的处理数据，所以在图像处理领域在综合考虑成本后，FPGA也越来越受到市场的欢迎。

图 1.2.5 FPGA图像处理

4）高速接口设计领域：

其实看了FPGA在通信领域和数字信号处理领域的表现，我想大家也已应该猜到了在高速接口设计领域，FPGA必然也是有一席之地的。它的高速处理能力和多达成百上千个的IO决定了它在高速接口设计领域的独特优势。比如说我需要和PC端做数据交互，将采集到的数据送给PC机处理，或者将处理后的结果传给PC机进行显示。PC机与外部系统通信的接口比较丰富，如ISA、PCI、PCI Express、PS/2、USB等。传统的做法是对应的接口使用对应的接口芯片，例如PCI接口芯片，当我需要很多接口时我就需要多个这样的接口芯片，这无疑会使我们的硬件外设变得复杂，体积变得庞大，会很不方便，但是如果使用FPGA优势立马就出来了，因为不同的接口逻辑都可以在FPGA内部去实现，完全没必要那么多的接口芯片，在配合DDR存储器的使用，将使我们接口数据的处理变得更加得心应手。

图 1.2.6高速光纤接口眼图

5）人工智能领域：

如果大家比较喜欢关注科技板块的新闻的话最近一定会被5G通信和人工智能充斥眼球，确实21世纪已经不知不觉走到了2020年，在这20年间，人工智能迅速发展，5G的顺利研发也使人工智能如虎添翼，可以预见，未来必将是人工智能的天下。FPGA在人工智能系统的前端部分也是得到了广泛的应用，例如自动驾驶，需要对行驶路线、红绿灯、路障和行驶速度等各种交通信号进行采集，需要用到多种传感器，对这些传感器进行综合驱动和融合处理就可以使用FPGA。还有一些智能机器人，需要对图像进行采集和处理，或者对声音信号进行处理都可以使用FPGA去完成，所以FPGA在人工智能系统的前端信息处理上使用起来得心应手。

图 1.2.7 FPGA与人工智能

6）IC验证领域：

IC这个词大家可能一听到就觉得特别高深，不是凡人所能触及到的，而IC设计更是一些神人才能胜任的工作。不可否认的是IC设计门槛确实比较高，但是我们也没必要把它过于神话，其实简单点来讲我们可以拿PCB设计来与之比较，PCB是拿一个个元器件在印制线路板上去搭建一个特定功能的电路组合，而IC设计呢是拿一个个MOS管，PN节在硅基衬底上去搭建一个特定功能的电路组合，一个宏观一个微观。PCB如果设计废了大不了重新设计再打样也不会造成太大损失，但是如果IC设计废了再重新设计那损失就很惨重了，俗话说大炮一开，黄金万两，那么在IC领域光刻机一开黄金万两也不是吹的，光刻胶贵的要命，光刻板开模也不便宜，加上其他多达几百上千道工序，其中人力、物力、机器损耗、机器保养，绝对是让人肉疼的损失，所以IC设计都要强调一版成功。保证IC一版成功就要进行充分的仿真测试和FPGA验证，仿真验证是在服务器上面跑仿真软件进行测试，类似ModelSim/VCS软件；FPGA验证主要是把IC的代码移植到FPGA上面，使用FPGA综合工具进行综合、布局布线到最终生成bit文件，然后下载到FPGA验证板上面进行验证，对于复杂的IC我们还可以给他拆成几个部分功能去分别验证，每个功能模块放在一个FPGA上面，FPGA生成的电路非常接近真实的IC芯片。这样极大的方便我们IC设计人员去验证自己的IC设计。

图 1.2.8 华为麒麟芯片

一.2.2

FPGA的现状

根据统计以及预测，在2013年全球FPGA的市场规模在45.63亿美元，至2018年全球FPGA的市场规模缓步增长至63.35亿美元。但随着目前5G时代的进展以及AI的推进速度，预计FPGA在2025年有望达到约125.21亿美元。对于全球FPGA的市场分布而言，FPGA的下游应用地区分布而言，目前最大的为亚太地区，其占比39.15%，北美占比33.94%，欧洲占比19.42%，而至2025年，亚太地区的占比将会继续的提高至43.94%，此间原因也主要因为下游应用市场在未来的主要增长大部分集中在亚太地区。按照FPGA下游应用来分拆FPGA的市场规模的话，可以看到对于2018年而言，通讯领域所用FPGA占据约40%，消费电子占据23%，为最大的应用下游；根据预测至2025年时最大的应用领域将是汽车，占比29%，而数据中心以及工业的占比也将直线上升至13%和19%（数据来源于中国产业信息网）。

图 1.2.9 FPGA全球市场规模走势

看完了市场规模我们再来看看FPGA的生产厂商，我总结了目前国际市场是两大巨头和一群小弟，很遗憾的是我国的国产FPGA也是属于小弟一列，但是我相信随着时间的积累技术和经验的积累中国FPGA发展将会越来越好。其中两大巨头分别是Xilinx和Altera：

Xilinx(赛灵思)

:它是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（Intellectual Property）核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，从而完成特定的逻辑操作。Xilinx公司成立于 1984年，Xilinx首创了现场可编程逻辑阵列（FPGA）这一创新性的技术，并于1985年首次推出商业化产品。眼下Xilinx满足了全世界对 FPGA产品一半以上的需求。Xilinx产品线还包括复杂

可编程逻辑器件

（CPLD）。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。Xilinx可编程逻辑解决方案缩短了

电子设备

制造商开发产品的时间并加快了产品面市的速度，从而减小了制造商的风险。与采用传统方法如固定逻辑门阵列相比，利用Xilinx可编程器件，客户可以更快地设计和验证他们的电路。由于Xilinx器件是只需要进行编程的标准部件，客户不需要像采用固定逻辑芯片时那样等待样品或者付出巨额成本。Xilinx产品已经被广泛应用于从无线电话基站到DVD播放机的数字

电子应用技术

中。

传统的半导体公司只有几百个客户，而Xilinx在全世界有7500多家客户及50000多个设计开端。其客户包括Alcatel、Cisco Systems、EMC、Ericsson、Fujitsu、

Hewlett-Packard

、IBM、Lucent Technologies、Motorola、NEC、Nokia、Nortel、Samsung、Siemens、Sony、Oracle以及Toshiba。目前Xilinx比较火的具有代表性的FPGA芯片有Spartan7系列、Artix7系列、Kintex7系列、Virtex7系列以及Zynq系列，其中Zynq系列内嵌了ARM核，可以实现嵌入式和FPGA的联合开发（想了解更多关于Zynq系列的内容可以参考正点原子领航者开发板资料），Spartan6系列、Artix7系列可以参考超越者和达芬奇开发板的资料。 (数据资料来源于网络)。

图 1.2.10 Xilinx公司logo

Altera(阿尔特拉）：

它秉承了创新的传统，是世界上“可编程芯片系统”（SOPC）解决方案倡导者。Altera结合带有软件工具的可编程逻辑技术、知识产权（IP）和技术服务，在世界范围内为14000多个客户提供高质量的可编程解决方案。我们新产品系列将可编程逻辑的内在优势、灵活性、产品及时面市和更高级性能以及

集成化

结合在一起，专为满足当今大范围的系统需求而开发设计。在2015年，

英特尔

宣布以167亿美元收购FPGA厂商Altera，这是英特尔公司历史上规模最大的一笔收购。随着收购完成，Altera将成为英特尔旗下可编程解决方案事业部。Altera使用最广泛的是Cyclone系列FPGA芯片，我个人觉得它用的比较多的是Cyclone IV和Cyclone V系列的FPGA芯片，其中大家需要注意一下Cyclone V，因为该系列包括6种型号，有只含逻辑的E型号、3.125-Gbps收发器GX型号、5-Gbps收发器GT型号，还有集成了基于双核ARM®的硬核处理器系统(HPS)的SE、SX、STSoC型号。除了Cyclone系列，Altera公司还有Agilex系列Stratix系列、Arria系列、Max系列：

Agilex系列：首款采用10纳米工艺和第二代英特尔 Hyperflex FPGA 架构，可将性能提升多达40%，将数据中心、网络和边缘计算应用的功耗降低40%。英特尔Agilex SoC FPGA还集成了四核Arm Cortex-A53处理器，可提供高集成系统级水平的开发，该系列属于超高性能的SoC芯片，一般用于高端市场。

Stratix系列：这个系列也是属于高端高性能产品，拥有高密度、高性能和丰富的IO特性，可最大程度地提高系统带宽，实现多种多样的功能设计。主要应用于Open CL高性能计算、高速数据采集、高速串行通讯高频交互等领域。

Arria系列：这个系列定位为中端产品，它兼顾性能和成本，是一款性价比非常高的FPGA芯片，它内存资源丰富，信号处理能力和数据运算性能相对来说都还不错，并且收发器速度高达 25.78Gbps，支持用户集成更多功能并最大限度地提高系统带宽。此外，Arria V 和英特尔 Arria 设备家族的 SoC 产品可提供基于 ARM 的硬核处理器系统(HPS)，从而进一步提高集成度和节省更多成本。

Max系列：这个系列是比较低端的，准确的说这个系列是CPLD产品，主要是应对成本敏感性的设计应用，虽然低端但是它功能也还是可圈可点的，它提供支持模数转换器 (ADC) 的瞬时接通双配置，和特性齐全的 FPGA 功能，尤其对各种成本敏感性的大容量应用进行了优化，要注意的是除了MAX 10以外，该系列的其他产品都是CPLD。

图 1.2.11 Intel公司旗下的Altera

剩余的小弟们这里就不做过多介绍了，因为所有小弟们加在一起的市场份额只有一成左右，远不是两大巨头所能比的，在这里提一句我国的FPGA厂商主要有紫光同创、京微雅格、高云半导体、上海安路、西安智多晶等，但是同国外领先厂商相比，国产FPGA厂商不论从产品性能、功耗、功能上都有较大差距。革命尚未成功，同志们仍需努力。

一.2.3

FPGA的就业前景

一路说下来我想大家们对于FPGA到底是什么，有什么用以及现状都有所了解了，那大家可能就要问了，学习FPGA就业前景怎么样呢？好找工作吗？我这里也很诚实，很真实的跟大家聊聊就业情况。其实相比较那些纯粹搞软件的程序员来讲呢，FPGA的就业面没有他们广，因为各行各业都需要软件信息技术的支持，哪怕你开个小超市，你还需要一个收银系统，而FPGA在适用面上就窄了一些，它大多用于图像算法、信号处理、IC验证、汽车控制等领域，不像软件开发那样各行各业都涉及到。但是有缺点就有优点，FPGA的两大巨头在不断的打造嵌入式与FPGA联合的开发模式，大量的提供IP核，使得FPGA的适用面越来越广，FPGA工程师的需求量与日剧增。在5G、虚拟现实和人工智能的冲击下，传统的微处理器在性能上越来越不能满足需求，这个时候FPGA的优势就尤为突出，我相信在未来FPGA一定会成为市场的主流。即使就目前而言FPGA工程师的福利待遇也是非常高的，如图 1.2.12所示我们可以看到FPGA工程师的平均薪资都已经达到了一万以上了，而软件工程师的薪资除了那些大牛级人物，普通程序员的薪资并没有你想象的那么高，所以在这里我非常衷心的希望大家好好学习FPGA，你们未来可期。

图 1.2.12月薪分布图

一.3

深度剖析FPGA

我们在学习一个新的事物的时候一定要知其然还要知其所以然，前文我们都是表层的跟大家聊聊什么是FPGA，它能干什么，现状如何，就业前景咋样，让大家对FPGA有个直观的认识，下面我们将带领大家深度剖析FPGA的内部结构是什么样的，让大家更深层次的去认识FPGA。

一.3.1

FPGA的发展由来

谈到FPGA的发展我们不妨先看看数字电路的发展，在数字集成电路中，门电路是最基本的逻辑单元，用以实现最基本的逻辑运算（与、或、非）和复合逻辑运算（与非、异或等）。与上述逻辑运算相对应，常用的门电路有与门、或门、非门、与非门、异或门等，其电路符号如下图所示：

图 1.3.1门电路符号

在最初的数字逻辑电路中，每个门电路都是用若干个分立的半导体器件和电阻、电容连接而成的。不难想象，用这种单元电路组成大规模的数字电路是非常困难的，这就严重制约了数字电路的普遍应用。1961年，美国德州仪器公司（TI）率先将数字电路的元器件制作在同一片硅片上，制成了集成电路（Intergrated Circuits，IC），并迅速取代了分立器件电路。

早期的数字逻辑设计需要设计师在一块电路板上或者如下图所示的面包板上用导线将多个芯片连接在一起。每个芯片包含一个或多个逻辑门，或者一些简单的逻辑结构（比如触发器或多路复用器等）。如下图中所示的芯片是在1960和1970年代，很多设计中都会使用的德州仪器7400系列的器件。

图 1.3.2使用74系列器件搭建的电路

自20世纪60年代以来，随着集成电路工艺水平的不断进步，集成电路的集成度也不断提高。数字集成电路经历了从小规模集成电路（Small Scale Integrated circuit，SSI），到中规模集成电路（Medium Scale Integrated circuit，MSI），再到大规模集成电路（Large Scale Integrated circuit，LSI），然后是超大规模集成电路（Very Large Scale Integrated circuit，VLSI），以及甚大规模集成电路（Ultra Large Scale Integrated circuit，ULSI）的发展过程。今天我们已经可以把十分复杂的数字系统制作在一个很小的硅片上，构成“片上系统”。

我们从逻辑功能的特点上将数字集成电路分类，可以分为通用型和专用型两类。前面介绍到的中、小规模集成电路（如74系列）都属于通用型数字集成电路。它们的逻辑功能都比较简单，而且是固定不变的。由于它们的这些功能在组成复杂数字系统时经常要用到，所以这些器件具有很强的通用性。

从理论上来讲，用这些通用型的中、小规模集成电路可以组成任何复杂的数字系统。随着集成电路的集成度越来越高，如果能把所设计的数字系统做成一片大规模集成电路，则不仅能减小电路的体积、重量和功耗，而且可以使电路的可靠性大为提高。像这种为某种专门用途而设计的集成电路称为专用集成电路，即所谓的ASIC（Application Specific Integrated Circuit）。

ASIC的使用在生产、生活中非常普遍，比如手机、平板电脑中的主控芯片都属于专用集成电路。

图 1.3.3 华为Mate 30手机中的麒麟990芯片

虽然ASIC有诸多优势，但是在用量不大的情况下，设计和制造这样的专用集成电路不仅成本很高，而且设计制造的周期也很长。可编程逻辑器件（Programmable Logic Device，PLD）的出现成功解决了这个矛盾。

可编程逻辑器件PLD是作为一种通用器件生产，但它的逻辑功能是由用户通过对器件进行编程来设定的。而且有些PLD的集成度很高，足以满足设计一般数字系统的需要。这样就可以由设计人员自行编程从而将一个数字系统“集成”在一片PLD上，做成“片上系统”（System on Chip，SoC），而不必去请芯片制造厂商设计和制作专用集成电路芯片了。

最后，我们再来总结这三种数字集成电路之间的差异。通用型数字集成电路和专用集成电路内部的电路连接都是固定的，所以它们的逻辑功能也是固定不变的。而可编程逻辑器件则不同，它们内部单元之间的连接是通过“写入”编程数据来确定的，写入不同的编程数据就可以得到不同的逻辑功能。

自20世纪70年代以来，PLD的研制和应用得到了迅速的发展，相继开发出了多种类型和型号的产品。PLD的发展历程如下图所示：

图 1.3.4 PLD的发展历程

目前常见的PLD大体上可以分为SPLD（simple PLD，简单PLD）、CPLD（complex PLD，复杂PLD）和FPGA（field-programmable gate array，现场可编程门阵列）。SPLD中又可分为PLA、PAL和GAL几种类型。FPGA也是一种可编程逻辑器件，但由于在电路结构上与早期已经广为应用的PLD不同，所以采用FPGA这个名称，以示区别。

通过对数字电路的学习我们知道，任何一个逻辑函数式都可以变换成与-或表达式，因而任何一个逻辑函数都能用一级与逻辑电路和一级或逻辑电路来实现。PLD最初的研制思想就来源于此。

图 1.3.5 PAL器件的基本电路结构

上图是SPLD中PAL（可编程阵列逻辑）的电路结构图。通过对输入端（inputs）到与门之间的可编程阵列（programmable array）进行编程，利用PAL可以获得不同形式的组合逻辑函数。数字电路课程告诉我们，任何逻辑函数式都可以转化为若干乘积项（product tems）之和的形式，亦称“积之和”形式。通过对可编程阵列进行编程，与逻辑电路输出所需要的乘积项，再通过或逻辑电路将这些乘积项相加，就得到了最终的功能输出。然后该输出送给输出电路中的寄存器用于存储或者同步，当然也可以忽略寄存器直接输出。这就是PAL作为一种“可编程逻辑器件”能够实现不同逻辑功能的原理。

通过扩展SPLD的概念就可以得到CPLD。CPLD是复杂可编程逻辑器件，相当于将多个PAL用可编程互联阵列（Programmable Interconnect Array，PIA）连接起来，形成一个大的PLD，如下图所示：

图 1.3.6 CPLD结构示意图

上图中的Logic block（逻辑块）通常被称为逻辑阵列模块，或者LAB（Logic Array Block）。每个LAB相当于一个PAL电路，不同型号的CPLD器件可以包含十几个甚至上百个LAB。通过PIA将这些LAB连接起来，就可以构成规模更大的逻辑电路了。另外，在PAL中，I/O管脚是直接连接到逻辑的。而在CPLD中，I/O管脚是通过PIA从器件的主要逻辑中分离出来的。I/O管脚有它自己的控制逻辑，I/O控制单元可以根据需要将相应的引脚设置成输入、输出或双向工作模式。

CPLD相对于SPLD最大的优势就是拥有更大的逻辑资源和布线的可能性。CPLD中LAB逻辑和PIA是完全可编程的，使得它具有在单芯片中非凡的设计灵活性。CPLD的I/O特性和功能也远比SPLD中简单的I/O更有价值。

FPGA是在PAL、GAL和CPLD等可编程逻辑器件的基础上进一步发展的产物，但是FPGA和其前辈CPLD有着非常大的差异。我们用一张表格来罗列他们之间的差别如下表所示：

表 1.3.1 FPGA与CPLD的差别

器件

FPGA

CPLD

内部结构

查找表（LUT）

乘积项（PT）

资源类型

触发器资源丰富

组合逻辑资源丰富

特有资源

RAM、PLL、DSP等

——

运行速度

快

慢

集成度

高

低

程序存储

内部SRAM、外挂EEPROM或FLASH存储程序

内部EEPROM或FLASH存储程序

应用场合

完成复杂算法

完成控制逻辑

能否加密

一般不能（可以使用加密核）

可加密

那为什么会产生这么大的差别呢，主要是由于FPGA的内部结构决定的，下面我们就来看看FPGA的内部结构。

一.3.2

FPGA的内部结构

简化的FPGA基本结构由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等，如下图所示。

图 1.3.7 FPGA基本结构

每个单元的基本概念介绍如下。

1) 可编程输入/输出单元

输入/输出（Input/Ouput）单元简称I/O单元，它们是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配需求，为了使FPGA具有更灵活的应用，目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可以适配不同的电气标准与I/O物理特性；可以调整匹配阻抗特性、上下拉电阻、以及调整驱动电流的大小等。

可编程I/O单元支持的电气标准因工艺而异，不同芯片商、不同器件的FPGA支持的I/O标准不同，一般来说，常见的电气标准有LVTTL，LVCMOS，SSTL，HSTL，LVDS，LVPECL和PCI等。值得一提的是，随着ASIC工艺的飞速发展，目前可编程I/O支持的最高频率越来越高，一些高端FPGA通过DDR寄存器技术，甚至可以支持高达2Gbit/s的数据数率。

2) 基本可编程逻辑单元

基本可编程逻辑单元是可编程逻辑的主体，可以根据设计灵活地改变其内部连接与配置，完成不同的逻辑功能。FPGA一般是基于SRAM工艺的，其基本可编程逻辑单元几乎都是由查找表（LUT，Look Up Table）和寄存器（Register）组成。FPGA内部查找表一般为4输入，查找表一般完成纯组合逻辑功能。FPGA内部寄存器结构相当灵活，可以配置为带同步/异步复位或置位，时钟使能的触发器，也可以配置成锁存器，FPGA依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程逻辑单元的配置是一个寄存器加一个查找表，但是不同厂商的寄存器与查找表也有一定的差异，而且寄存器与查找表的组合模式也不同。例如，Altera可编程逻辑单元通常被称为LE（Logic Element），由一个寄存器加一个LUT构成。Altera大多数FPGA将10个LE有机地组合在一起，构成更大的功能单元——逻辑阵列模块（LAB，Logic Array Block），LAB中除了LE还包含LE之间的进位链，LAB控制信号，局部互联线资源，LUT级联链，寄存器级联链等连线与控制资源。Xilinx可编程逻辑单元叫Slice，它是由上下两个部分组成，每个部分都由一个寄存器加一个LUT组成，被称为LC（Logic Cell，逻辑单元），两个LC之间有一些共用逻辑，可以完成LC之间的配合与级联。Lattice的底层逻辑单元叫PFU（Programmable Function Unin，可编程功能单元），它是由8个LUT和8~9个寄存器构成，当然这些可编程逻辑单元的配置结构随着器件的不断发展也在不断更新，最新的一些可编程逻辑器件常常根据需求设计新的LUT和寄存器的配置比率，并优化其内部的连接构造。

学习底层配置单元的LUT和寄存器比率的一个重要意义在于器件选型和规模估算。很多器件手册上用器件的ASIC门数或等效的系统门数表示器件的规模。但是由于目前FPGA内部除了基本可编程逻辑单元外，还包含丰富的嵌入式RAM，PLL或DLL，专用Hard IP Core（如PCIE、Serdes硬核）等，这些功能模块也会等效出一定规模的系统门，所以用系统门权衡基本可编程逻辑单元的数量是不准确的，常常混淆设计者。比较简单科学的方法是用器件的寄存器或LUT的数量衡量。例如，Xilinx的Spartan系列的XC3S1000有15360个LUT，而Lattice的EC系列LFEC15E也有15360个LUT，所以这两款FPGA的可编程逻辑单元数量基本相当，属于同一规模的产品。同样道理，Altera的Cyclone IV器件族的EP4CE10的LUT数量是10320个，就比前面提到的两款FPGA规模略小。需要说明的是，器件选型是一个综合性的问题，需要将设计的需求、成本、规模、速度等级、时钟资源、I/O特性、封装、专用功能模块等诸多因素综合考虑进来。

3) 嵌入式块RAM

目前大多数FPGA都有内嵌的块RAM（Block RAM），FPGA内部嵌入可编程RAM模块，大大地拓展了FPGA的应用范围和使用灵活性。FPGA内嵌的块RAM一般可配置为单口RAM，双口RAM，伪双口RAM，CAM，FIFO等常用存储结构。RAM的概念和功能读者应该非常熟悉，在此不再赘述。FPGA中其实并没有专用的ROM硬件资源，实现ROM的思路是对RAM赋予初值。所谓CAM，即内容地址存储器，CAM这种存储器在其每个存储单元都包含了一个内嵌的比较逻辑，写入CAM的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址。概括的讲，RAM是一种根据地址读，写数据的存储单元；而CAM和RAM恰恰相反，它返回的是端口数据相同的所有内部地址。CAM的应用也十分广泛，比如在路由器中的交换表等。FIFO是先进先出队列的存储结构。FPGA内部实现RAM，ROM，CAM，FIFO等存储结构都可以基于嵌入式块RAM单元，并根据需求自动生成相应的粘合逻辑以完成地址和片选等控制逻辑。

不同器件商或不同器件族的内嵌块RAM的结构不同，Xilinx常见的块RAM大小是4kbit和18kbit两种结构，Lattice常用的块RAM大小是9KBIT，Altera的块RAM最灵活，一些高端器件内部同时含有3种块RAM结构，分别是M512 RAM，M4K RAM，M9K RAM。

需要补充的一点是，除了块RAM，还可以灵活地将LUT配置成RAM，ROM，FIFO等存储结构，这种技术被称为分布式RAM。根据设计需求，块RAM的数量和配置方式也是器件选型的一个重要标准。

4) 丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，这些布线资源根据工艺、长度、宽度和分布位置的不同而划分为4类不同的类别：

第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；

第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；

第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；

第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有直接的关系。

5) 底层嵌入功能单元

底层嵌入功能单元的概念比较笼统，这里我们指的是那些通用程度较高的嵌入式功能模块，比如PLL（Phase Locked Loop）、DLL（Delay Locked Loop）、DSP、CPU等。随着FPGA的发展，这些模块被越来越多地嵌入到FPGA的内部，以满足不同场合的需求。

目前大多数FPGA厂商都在FPGA内部集成了DLL或者PLL硬件电路，用以完成时钟的高精度、低抖动的倍频、分频、占空比调整、相移等功能。目前，高端FPGA产品集成的DLL和PLL资源越来越丰富，功能越来越复杂，精度越来越高。Altera芯片集成的是PLL，Xilinx集成的是DLL，Lattice的新型FPGA同时集成了PLL与DLL以适应不同的需求。Altera芯片的PLL模块分为增强型PLL和快速PLL等。Xilinx芯片DLL的模块名称为CLKDLL，在高端FPGA中，CLKDLL的增强型模块为DCM。这些时钟模块的生成和配置方法一般分为两种，一种是在HDL代码和原理图中直接例化，另一种是在IP核生成器中配置相关参数，自动生成IP。另外可以通过在综合、实现步骤的约束文件中编写约束文件来完成时钟模块的约束。

越来越多的高端FPGA产品将包含DSP或CPU等软处理核，从而FPGA将由传统的硬件设计手段逐步过渡到系统级设计平台。例如Altera的Stratix IV、Stratix V等器件族内部集成了DSP core，配合同样逻辑资源，还可实现ARM、MIPS、NIOS II等嵌入式处理系统；Xilinx的Virtes II和Virtex II pro系列FPGA内部集成了Power PC450的CPU Core和MicroBlaze RISC处理器Core；Lattice的ECP系列FPGA内部集成了系统DSP Core模块，这些CPU或DSP处理模块的硬件主要由一些加、乘、快速进位链、Pipelining和Mux等结构组成，加上用逻辑资源和块RAM实现的软核部分，就组成了功能强大的软运算中心。这种CPU或DSP比较适合实现FIR滤波器、编码解码、FFT等运算密集型运用。FPGA内部嵌入CPU或DSP等处理器，使FPGA在一定程度上具备了实现软硬件联合系统的能力，FPGA正逐步成为SOPC的高效设计平台。Altera的系统级开发工具是SOPC Buider和DSP Builder，专用硬件结构与软硬件协同处理模块等；Xilinx的系统设计工具是EDK和Platform Studio；Lattice的嵌入式DSP开发工具是Matlab的Simulink。

6) 内嵌专用硬核

这里的内嵌专用硬核与前面的底层嵌入单元是有区分的，这里讲的内嵌专用硬核主要指那些通用性相对较弱，不是所有FPGA器件都包含硬核。我们称FPGA和CPLD为通用逻辑器件，是区分于专用集成电路（ASIC）而言的。其实FPGA内部也有两个阵营：一方面是通用性较强，目标市场范围很广，价格适中的FPGA；另一方面是针对性较强，目标市场明确，价格较高的FPGA。前者主要指低成本FPGA，后者主要指某些高端通信市场的可编程逻辑器件。

一.3.3

Cyclone IV系列芯片简介

Altera 的 Cyclone IV系列FPGA器件巩固了Cyclone系列在低成本、低功耗FPGA市场的领导地位。并且Cyclone IV器件旨在用于大批量，成本敏感的应用，使系统设计师在降低成本的同时又能够满足不断增长的带宽要求。

Cyclone IV器件系列是建立在一个优化的低功耗工艺基础之上，并提供以下两种型号：

■ Cyclone IV E—最低的功耗，通过最低的成本实现较高的功能性

■ Cyclone IV GX—最低的功耗，集成了3.125 Gbps收发器的最低成本的FPGA

下面我们对Cyclone IV FPGA芯片的主要特点做了一个罗列：

■ 低成本、低功耗的 FPGA 架构：

■ 6 K到150 K的逻辑单元

■ 高达6.3 Mb的嵌入式存储器

■ 高达360个18 × 18乘法器，实现DSP处理密集型应用

■ 协议桥接应用，实现小于1.5 W的总功耗

■ Cyclone IV GX器件提供高达八个高速收发器以支持：

■ 高达3.125 Gbps的数据速率

■ 8B/10B编码器/解码器

■ 8-bit或者10-bit位物理介质附加子层 (PMA) 到物理编码子层 (PCS) 接口

■ 字节串化器/解串器 (SERDES)

■ 字对齐器

■ 速率匹配FIFO

■ 公共无线电接口 (CPRI) 的TX位滑块

■ 电路空闲

■ 动态通道重配置以实现数据速率及协议的即时修改

■ 静态均衡及预加重以实现最佳的信号完整性

■ 每通道150mW的功耗

■ 灵活的时钟结构以支持单一收发器模块中的多种协议

■ Cyclone IV GX器件对PCI Express (PIPE)(PCIe)Gen 1提供了专用的硬核IP：

■ ×1,×2,和×4通道配置

■ 终点和根端口配置

■ 高达256-byte的有效负载

■ 一个虚拟通道

■ 2 KB重试缓存

■ 4 KB接收 (Rx) 缓存

■ Cyclone IV GX 器件提供多种协议支持：

■ PCIe (PIPE) Gen 1×1,×2,和×4 (2.5 Gbps)

■ 千兆以太网 (1.25 Gbps)

■ CPRI (高达3.072 Gbps)

■ XAUI (3.125 Gbps)

■ 三倍速率串行数字接口 (SDI）(高达2.97 Gbps)

■ 串行 RapidIO(3.125 Gbps)

■ Basic 模式 (高达3.125 Gbps)

■ V-by-One(高达3.0 Gbps)

■ DisplayPort(2.7 Gbps)

■ 串行高级技术附件 (Serial Advanced Technology Attachment (SATA))(高达3.0 Gbps)

■ OBSAI(高达3.072 Gbps)

■ 高达532个用户I/O

■ 高达840 Mbps发送器 (Tx)，875 Mbps Rx的LVDS接口

■ 支持高达200MHz的DDR2 SDRAM接口

■ 支持高达167 MHz的QDRII SRAM和DDR SDRAM

■ 每器件中高达8个锁相环 (PLLs)

■ 支持商业与工业温度等级

为了方便大家去选型，这里将Cyclone IV 系列器件的资源表给大家贴出来，如下图所示：

图 1.3.8 Cyclone IV器件资源表

图 1.3.9 Cyclone IV器件资源表

总而言之Cyclone IV系列芯片是一款功能相对完善，成本相对较低的高性价比的FPGA芯片，并且经过了市场的长期检验，深受广大工程师的喜爱。

图 1.3.10 EP4CE10芯片

一.3.4

Altera芯片的命名规则

一路看下来相信大家已经了解了什么是FPGA并且也知道了我们新起点上的芯片型号是EP4CE10F17C8N，那么大家是否知道这个命名的含义呢，这里我就以Altera的官方文档来给大家做个简单的介绍，方便大家以后自己去选型的时候可能会用得着这个小知识。

我们先来看下我从官方文档中截的图（图 1.3.10），从这张图中我们可以看到它是以Cyclone IV系列的芯片为例的：

图 1.3.10 Xilinx芯片命名规则示意图

EP4C：Cyclone IV家族；

E：逻辑资源增强型版本；

40：逻辑资源等级，数字越大逻辑资源越丰富；

F：封装类型；

29：引脚数量等级，数字越大引脚数量越多；

C：温度等级；

8：速度等级，数字越小速度越快；

N：可选的一个后缀，其中N代表无铅包装发货。

所以对照这个规则我们E10新起点上搭载的就是一块Altera（Intel）公司Cyclone IV系列的FPGA芯片，它拥有接近于10k的逻辑资源，速度等级为8，采用FBGA的封装类型，一共拥有256个IO引脚。

FPGA案例开发手册--基于全志T3＋Logos FPGA核心板 - 腾讯云开发者社区-腾讯云

前言

本文档主要提供评估板FPGA端案例测试方法，适用的开发环境为Windows 7 64bit和Windows 10 64bit。

本文案例基于创龙科技的全志T3＋Logos FPGA核心板，它是一款基于全志科技T3四核ARM Cortex-A7处理器 + 紫光同创Logos PGL25G/PGL50G FPGA设计的异构多核全国产工业核心板，ARM Cortex-A7处理单元主频高达1.2GHz。核心板CPU、FPGA、ROM、RAM、电源、晶振、连接器等所有器件均采用国产工业级方案，国产化率100%。

核心板内部T3与Logos通过SPI、CSI、I2C通信总线连接，并通过工业级B2B连接器引出LVDS DISPLAY、RGB DISPLAY、MIPI DSI、TVOUT、TVIN、CSI、GMAC、EMAC、USB、SATA、SDIO、UART、SPI、TWI等接口及FPGA IO引脚，支持双屏异显、Mali400 MP2 GPU、1080P@45fps H.264视频硬件编解码。核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。

进行本文档操作前，请先按照调试工具安装相关文档安装USB转串口驱动、SecureCRT串口调试终端、Pango Design Suite 2021.1-SP7.1等相关软件。默认使用USB TO UART0作为调试串口，并使用创龙科技TL-PGMCable下载器进行操作演示。

FPGA案例位于产品资料“4-软件资料\Demo\FPGA_Demo\”目录下。案例包含project和bin两个目录，其中project目录下包含案例工程文件，bin目录下含有案例.sbit和.sfc格式可执行文件。.sbit格式文件用于在线加载，.sfc格式文件用于固化至SPI FLASH。

led_flash案例

案例说明

案例功能：控制评估底板LED3、LED4每隔0.5s将状态翻转一次。

图 1

管脚约束可查看案例"project\led_flash_xxx\constraints\led_flash.fdc”文件。

案例测试

请运行程序，此时可看到评估底板的LED3、LED4进行闪烁。

关键代码

顶层文件为"project\led_flash_xxx\hdl\led_flash.v"，关键代码说明如下。

使用外部晶振提供的sys_clk作为LED参考时钟。

利用sys_clk(24MHz)进行计数，让LED按照0.5s的时间间隔进行状态转换。

图 2

资料下载：领航者ZYNQ之FPGA开发指南高清.pdf

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第534页

参见附件(28819KB，544页)。

正点原子领航者FPGA开发指南参考书籍

FPGA 器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA 的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。

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内容简介

领航者ZYNQ之FPGA开发指南将由浅入深的带领大家开启ZYNQ的学习之旅。本手册主要学习ZYNQ的 PL(Program Logic，可编程逻辑)部分，共分为硬件篇、软件篇、语法篇与实战篇共四个篇章。

硬件篇：硬件篇主要介绍本手册的硬件实验平台以及硬件资源详解。

软件篇：软件篇主要介绍 FPGA 常用开发软件的安装教程与使用方法。

语法篇：语法篇主要介绍 FPGA 的硬件描述语言 Verilog 的语法知识。

实战篇：实战篇主要通过 21 个实例带领大家一步步深入了解 FPGA。

本手册为领航者 ZYNQ 开发板的配套教程，在开发板配套的光盘里面，有开发板的原理图以及所有实例的完整代码，这些代码都有详细的注释，所有源码都经过我们严格测试，不会有任何编译错误。另外，源代码有我们生成好的 bit 文件(用于程序的文件)，大家只需要通过器到开发板即可看到实验现象，亲自体验实验过程。

本手册不仅非常适合广大学生和电子爱好者学习 FPGA，其大量的实验以及详细的注释，也是公司产品开发的不二参考。

目录大全

内容简介 .............................................................................. 9

前言 .............................................................................. 10

第一篇硬件篇 ................................................................... 11

ZYNQ简介 ................................................................. 12

ZYNQ简介 ..................................................................... 13

FPGA简介 ..................................................................... 15

ZYNQ PL简介 .................................................................. 20

ZYNQ PS简介 .................................................................. 26

实验平台简介 ............................................................. 31

领航者ZYNQ开发板资源初探 ........................... ......

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领航者ZYNQ之FPGA 开发指南

领航者 ZYNQ 之 FPGA

开发指南 V1.2.1

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